트랜지스터 하나의 크기, 지금 얼마나 작아졌을까
스마트폰 칩 하나에 트랜지스터가 몇 개나 들어갈까. Apple의 A17 Pro 기준으로 약 190억 개다. 190억이라는 숫자보다 더 놀라운 건, 그 트랜지스터 하나하나의 크기가 이제 원자 몇십 개를 나란히 놓은 수준에 불과하다는 사실이다. 반도체 업계가 '3nm', '2nm'라고 부르는 숫자가 바로 그 세계의 이야기다.
1nm, 얼마나 작은 걸까
1나노미터(nm)는 1미터의 10억 분의 1이다. 이 숫자를 그냥 읽으면 감이 잘 오지 않는다. 비유를 들어보자. 사람 머리카락 한 올의 굵기가 대략 70,000nm다. 즉 머리카락을 7만 등분 했을 때 그 한 조각이 1nm다. 혹은 이렇게 생각해도 된다. 손톱이 1초에 자라는 길이가 약 1nm다. 우리가 손톱이 자란다는 걸 전혀 느끼지 못하는 그 속도, 그 길이가 1nm다.
실리콘 원자 하나의 지름은 약 0.2nm다. 그러니까 3nm 공정이라는 건, 트랜지스터의 핵심 구조가 실리콘 원자 15개 남짓을 나란히 세운 폭 안에서 동작한다는 뜻이다. 이 지점에서 자연스럽게 드는 의문이 하나 있다. 그렇다면 '3nm 공정'이라는 말은 실제로 트랜지스터의 어떤 부분이 3nm라는 걸까.
'공정 노드' 숫자의 진짜 의미
솔직히 말하면, 요즘의 3nm나 2nm라는 숫자는 트랜지스터의 어떤 물리적 치수와도 정확히 일치하지 않는다. 과거에는 게이트 길이(gate length), 즉 전류가 흐르는 채널의 폭이 공정 이름과 대략 맞아떨어졌다. 130nm 공정 시절에는 실제로 게이트 길이가 130nm 근방이었다. 그런데 미세화가 극한에 달하면서 물리적 치수와 공정 이름 사이의 관계가 점점 느슨해졌고, 지금은 사실상 마케팅 용어에 가까운 세대 구분 기호로 쓰인다.
중요한 건 숫자 자체가 아니라, 그 숫자가 대표하는 성능 지표들이다. 같은 면적에 얼마나 많은 트랜지스터를 집적할 수 있는지(트랜지스터 밀도), 동작 속도, 그리고 전력 효율. 이 세 가지가 공정 세대를 가르는 실질적인 기준이다. TSMC의 3nm(N3) 공정은 이전 세대인 5nm 대비 트랜지스터 밀도를 약 70% 높이고, 동일 성능에서 소비 전력을 약 35% 줄였다고 발표했다. 이게 '3nm'라는 이름이 담고 있는 실제 내용이다.
TSMC, 삼성, Intel — 세 회사가 싸우는 이유
첨단 반도체 파운드리(위탁 생산) 시장은 현재 사실상 세 회사가 경쟁한다. TSMC, 삼성 파운드리, 그리고 Intel Foundry다. 이 중 TSMC가 가장 앞서 있고, 삼성이 바짝 추격하는 구도다.
TSMC는 2022년 말 3nm(N3) 양산을 시작했고, 2025년 안에 2nm(N2) 양산을 목표로 하고 있다. N2부터는 트랜지스터 구조 자체가 바뀐다. 기존의 FinFET(핀펫) 방식에서 GAA(Gate-All-Around, 게이트가 채널을 사방으로 감싸는 구조)로 전환하는데, 이게 단순한 미세화가 아니라 설계 패러다임의 전환이다. 전류 누설을 줄이고 더 정밀한 제어가 가능해진다.
삼성은 TSMC보다 한 발 앞서 2022년에 이미 GAA 기반 3nm 공정을 발표했다. 다만 초기 수율(정상 동작하는 칩의 비율)이 기대에 못 미쳤다는 평가가 업계에서 나왔고, 주요 고객사 확보 경쟁에서 TSMC에 뒤처지는 상황이다. Apple, NVIDIA, AMD 같은 핵심 고객들이 여전히 TSMC를 선호한다는 점이 삼성으로서는 가장 뼈아픈 부분이다.
Intel은 조금 다른 길을 걷고 있다. Intel 18A라는 공정명으로 2025년 양산을 목표로 하는데, 이 공정에 RibbonFET(GAA의 Intel 버전)과 PowerVia(전력 공급 방식 혁신)를 동시에 도입한다. Intel 입장에서는 파운드리 사업으로의 전환이 회사 생존과 직결된 도박에 가깝다. 한때 세계 최고의 반도체 제조사였던 Intel이 TSMC에 생산을 맡기는 처지가 됐다가, 다시 제조 경쟁력을 되찾으려는 시도다.
더 작게 만드는 게 왜 이렇게 어려워졌나
트랜지스터를 계속 줄이는 일이 단순히 '더 정밀하게 깎으면 되는' 문제였다면 지금쯤 1nm 이하도 나왔을 것이다. 문제는 물리 법칙이 발목을 잡는다는 데 있다.
가장 근본적인 장벽은 이전 글에서 다뤘던 양자 터널링이다. 트랜지스터가 작아질수록 전자가 꺼져 있어야 할 게이트를 그냥 통과해버리는 현상이 심해진다. 이게 누설 전류가 되고, 발열로 이어진다. 3nm 수준에서는 이미 이 현상이 설계의 핵심 제약 조건이 됐다.
또 다른 문제는 제조 자체의 한계다. 현재 최첨단 칩을 만드는 데 쓰이는 EUV(극자외선) 리소그래피 장비는 ASML이 사실상 독점 공급한다. 이 장비 한 대 가격이 2,000억 원을 넘는다. 그리고 2nm 이하로 가면 EUV보다 파장이 더 짧은 High-NA EUV가 필요한데, 이 장비는 현재 대당 가격이 5,000억 원에 육박한다. 더 작게 만들수록 장비 비용이 기하급수적으로 올라간다.
결국 물리적 한계와 경제적 한계가 동시에 다가오고 있다. 업계에서는 1nm 이하로 내려가는 것이 기술적으로는 가능할지 몰라도, 그 비용 대비 성능 향상이 과거만큼 극적이지 않을 거라는 전망이 지배적이다.
그래서 다음은 무엇인가
반도체 업계가 찾고 있는 답은 크게 두 방향이다. 하나는 2D 미세화 대신 3D 적층이다. 칩을 납작하게 만드는 대신 여러 층으로 쌓아 올리는 방식으로, HBM(고대역폭 메모리)이나 3D NAND가 이미 이 방향으로 가고 있다. 로직 칩에서도 3D 집적 기술이 빠르게 발전하고 있다.
다른 하나는 아예 다른 컴퓨팅 방식을 찾는 것이다. 실리콘 트랜지스터의 물리적 한계를 우회하는 방법으로, 빛을 이용하는 광자 컴퓨팅, 생물학적 소자를 활용하는 뉴로모픽 컴퓨팅, 그리고 양자역학을 직접 계산에 활용하는 양자컴퓨팅이 여기에 속한다. 이 중 양자컴퓨팅은 특정 종류의 문제에서 고전 컴퓨터가 절대로 따라올 수 없는 계산 능력을 원리적으로 보장한다는 점에서 특별한 위치를 차지한다.
3nm, 2nm 경쟁이 치열한 이유는 단순히 기술 자존심 때문이 아니다. 이 경쟁이 어디서 멈추느냐가, 다음 컴퓨팅 패러다임으로의 전환이 얼마나 빨리 올지를 결정하기 때문이다. 실리콘이 버텨주는 시간이 길수록 새로운 방식이 성숙할 시간도 벌 수 있다. 그리고 실리콘이 한계에 다다를수록, 양자컴퓨팅 같은 대안의 필요성은 더 선명해진다.